임베디드기능사 필기 03 — 컴퓨터구조 (CPU·명령어·입출력·네트워크)
출제기준 대단원 2: 컴퓨터구조
임베디드기사 03~04편, 컴퓨터시스템기사 05~07편 내용과 겹쳐요.
컴퓨터 기본 구성 ⭐
입력장치 → CPU(제어장치+연산장치) ↔ 기억장치 → 출력장치
주요 레지스터 ⭐⭐
| 레지스터 | 역할 |
| PC (Program Counter) | 다음 실행할 명령어의 주소 저장 |
| IR (Instruction Register) | 현재 실행 중인 명령어 저장 |
| MAR (Memory Address Register) | 접근할 주기억장치 주소 저장 |
| MBR (Memory Buffer Register) | 주기억장치와 교환할 데이터 저장 |
| ACC (Accumulator) | 연산 결과 임시 저장 |
CPU 동작 사이클 ⭐
Fetch(인출) → Decode(해독) → Execute(실행)
주소 지정 방식 ⭐⭐
즉시 주소(Immediate)
→ 명령어에 데이터가 직접 포함
→ EA = 명령어의 오퍼랜드 값 자체
직접 주소(Direct)
→ 오퍼랜드가 데이터의 실제 주소
→ EA = 오퍼랜드
간접 주소(Indirect)
→ 오퍼랜드가 가리키는 곳에 주소가 있음
→ EA = M[오퍼랜드]
레지스터 주소(Register)
→ 오퍼랜드가 레지스터 번호
→ EA = 레지스터 내용
상대 주소(Relative)
→ EA = PC + 오퍼랜드
→ ⚠️ PC는 명령어 인출 후 이미 +1 증가!
기출 문제
Q. 상대 주소 JUMP 명령어가 450번지, 오퍼랜드 A=21일 때 분기 주소는?
A.
PC = 450 + 1 = 451
EA = 451 + 21 = 472번지
명령어 형식 ⭐
0주소: 스택 방식 (연산자만)
1주소: 누산기 이용 (결과가 ACC에 저장)
2주소: 가장 일반적 (결과가 오퍼랜드1에 저장, 원본 파괴!)
3주소: RISC 방식 (결과 보존)
파이프라인 ⭐⭐
3단계: Fetch → Decode → Execute
완료 시간 T = k + (N-1)
k: 파이프라인 단계 수
N: 명령어 수
예: 5단계 파이프라인, 8개 명령어
T = 5 + (8-1) = 12 사이클
기억장치 ⭐
캐시 메모리
CPU와 주기억장치 속도 차이 완충
적중률(Hit Rate) 계산:
Ta = Tc×H + Tm×(1-H)
Tc: 캐시 접근시간
Tm: 주기억장치 접근시간
H: 적중률
기억장치 계층
레지스터 (가장 빠름)
↓
캐시 메모리
↓
주기억장치 (RAM)
↓
보조기억장치 (가장 느림)
입출력 제어 방식 ⭐⭐
Polling(프로그램 방식)
→ CPU가 계속 상태 확인
인터럽트 방식
→ I/O 완료 시 CPU에 인터럽트
DMA (Direct Memory Access)
→ CPU 없이 주기억장치↔I/O 직접 전송
→ 전송 완료 후 CPU에 인터럽트
채널
→ I/O 전담 프로세서
→ 선택채널(고속1개) / 바이트다중(저속多)
인터럽트 우선순위 ⭐
전원이상 > 기계오류 > 외부신호 > 입출력 > 프로그램 > SVC
컴퓨터 네트워크 기초 ⭐
OSI 7계층:
7 응용 — HTTP, FTP, DNS
4 전송 — TCP, UDP
3 네트워크 — IP
2 데이터링크 — Ethernet
1 물리 — 케이블
TCP vs UDP:
TCP: 연결지향, 신뢰성 보장
UDP: 비연결형, 빠름
💡 실무에서는?
인프라 아키텍트로 DMA는 NAS/SAN 스토리지의 대용량 복사에서 핵심 원리예요.
인터럽트 우선순위는 서버 하드웨어 튜닝 시 실제로 고려하는 항목이고요.
핵심 정리
✅ PC=다음명령어주소 / MAR=주소 / MBR=데이터
✅ Fetch→Decode→Execute
✅ 상대주소: EA=PC+오퍼랜드 (PC는 이미 +1!)
✅ 2주소: 원본 파괴 / 3주소: 결과 보존
✅ 파이프라인 T=k+(N-1)
✅ 캐시 Ta=Tc×H+Tm×(1-H)
✅ DMA: CPU없이 직접전송 → 완료시 인터럽트
✅ 인터럽트 우선: 전원>기계>외부>입출력>프로그램>SVC
다음 편에서는 수의 진법과 코드화로 이어갑니다!
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